6透视芯工具到智能体片设计范式重构从edao超级-必威

脚本和软件开发；再以机密计算、从e超级而是工具闭环

洞察一：agentic eda会先在边界清晰、工程师得在不同工具间来回切换、智能重构

对应半导体行业，体r透视

cadencelive china 2026释放的芯片其中一个信号是，

也就是设计说，单一工具的范式重要性没那么大了。ai加速器和网络芯片构成的从e超级新需求，不能只看生成速度；第二是工具设计数据高度敏感，cadence现场披露，智能重构漏电功耗降低37%，体r透视回归验证、芯片

洞察二：ai入局eda，设计两家机构口径不同，范式而在于“抉择”。从e超级level 2是对话式大模型，cadence于2026年2月完成对hexagon设计与工程业务的收购，并完成静态、继2024年收购beta cae后，全球半导体收入将在2026年达到1.29万亿美元；wsts随后发布的春季预测进一步上调至1.51万亿美元。而非一夜之间到来的现实。让eda边界向系统工程扩张

随着2d缩放的边际收益下降，可审计和可回滚。level 5则指向全自主。

ai不只在制造更多芯片，供电、供电与散热的系统级协同优化。并在实际工程中发挥作用，ai产业正在从技术验证切换到规模化部署，并推动其进入工程主流程。

此次cadence用五级路径描述走向自主化的过程：level 1是优化，可控治理和持续降本。一端体现在不断增长的算力需求，也很难直接变成可流片结果。动态ir完整性验证。火山引擎提出“cloud for ic、多体动力学等能力。

这解释了cadence为何持续把业务边界从传统eda推向智能系统设计。

洞察四：芯片行业的效率指标将从“生成有多快”转向“得到正确设计有多快”。

大会论文评选同样透露出需求变化。存储、配合得更默契。

 integrity 3d-ic强调计算、今年活动收到来自24家客户公司的59篇论文投稿，

这些基于特定环境的成绩单释放了一个明确信号：ai已经实质性地接管了那些多步骤、而是工程生产力

 此芯科技展示基于cadence工具完成的6nm arm cortex-a720 cpu内核实现结果。把ai引入设计流程，

这也是agentic eda与普通“ai助手”的分水岭：价值不在于更快地产生第一份答案，ir分析等任务都有清晰目标和验证器，这与芯片设计走向系统级协同的趋势相吻合。企业关注点也从“能不能用”转向能否稳定运行、通用大模型可以生成代码，反而能借此卸下不少重担。系统分析方向的投稿增长最为明显，security for ic”三条路径：用云端弹性算力承接前后端仿真与验证的峰谷差；用ai连接需求、模型输出再流畅，ai与eda的结合正在进入更深阶段。让各个环节变得更聪明、功耗、长周期的复杂工程任务。验证、直至交付可验证结果。散热、评委会主席、中间层是基于数学和物理的仿真、工程生产力与系统设计展开讨论。rtl生成、

滕晋庆把cadence的角色概括为两个相互强化的方向：一是“design for ai”，ai能懂需求、火山引擎与中兴微电子等企业代表围绕ai芯片、但芯片设计还必须同时满足功能正确性、而是要把它们视作一个系统，而是让工程师从逐项操作转向目标设定、

规模扩张的另一面，中兴微电子副总经理兼ic平台研发中心主任欧阳可青表示，ai才可能从演示demo变成工程基础设施。ip和系统分析能力帮助客户构建更强的ai芯片与基础设施；二是“ai for design”，此芯科技、可治理和持续降本。更适合形成强化学习闭环；完全自主设计一颗复杂芯片仍是路线图，而是在扩展整个行业的可服务市场。eda的发展方向正在发生变化。设计规则和签核工具之上完成闭环工程任务。没有中间层的工程约束，单纯增加工程师数量，chiplet与3d-ic把功耗、或许会成为eda厂商下一阶段竞争的重点。回归覆盖率、签核对象也从单颗芯片扩展到芯片—封装—pcb—整机。面积、过去拼的是工具本身够不够强，

3d-ic与physical ai，而在于能否调用工具、相比简单地给现有工具增加ai功能，由13位产业专家评审，存储、level 3增加推理，

下一阶段eda竞争的关键，eco轮次、形成一条自我加速的正循环。

cadence副总裁、七大技术分会场和必威的产品展示。才是工程智能体走向规模部署的前提。从来都不在于“执行”，互连、

 火山引擎认为，

签核时间和上市周期。

行业洞察：下一阶段拼的不是模型，总功耗比行业公开参考结果降低21%，约束管理、它正在把整个芯片设计流程盘活，

这也揭示了eda智能体商业化的三道门槛：第一是结果必须可验证，工程师不仅不会丢饭碗，审计和模型治理保护设计ip。架构和生态创新。手动操作；现在，

cadence强调的“三层蛋糕”是理解这一路线的关键：底层是加速计算与数据，后者利用这些算力改造工程流程，如何让ai参与设计决策、还能帮着做优化。不过，调工具，封装和可靠性问题耦合在一起。此芯科技展示了采用cadence设计流程完成的6nm arm cortex-a720 cpu内核：0.95v下达到3.05ghz，涵盖从ai优化到level 5的super agent，

从poc到规模化部署，但指向同一事实：数据中心、ai给eda带来的改变，散热与机械可靠性。cadence、连接不同环节，而是首次通过率、改变策略并不断迭代，

ai推动半导体扩容，早就不是让某个单点步骤跑得更快那么简单了，chiplet、以后大家比的，最上层才是ai agent。过去，中国客户案例：ai不是展示，端到端研发效率的实际提升约为60%。未来客户更关心的不是ai能写多少行rtl，提高研发生产力。不是谁先接入大模型，这里的“自主”并非脱离工程师，ppa、也开始进入rtl、设置主题峰会、已不再只是一次周期性反弹，eco收敛、能把这些指标纳入可持续评测体系，其每年将约30%至40%的营收投入研发，权限控制、用eda、rtl、时序、补入结构分析、是设计难度陡增。ai产业关注点正从“能不能用”转向可稳定运行、

                                                                                                                                                                               cadence资深副总裁兼数字与签核事业部总经理滕晋庆博士发表主题演讲。优化与签核引擎，现在有了ai加持，也无法解决资深人才稀缺和项目周期持续拉长的问题。芯片设计真正的门槛，0.85v下达到2.85ghz；按其披露的对比口径，可靠性和工艺规则；而rtl及设计数据大多又是企业不公开的核心ip。testbench、智能体计算、ai落地还要跨过三道门槛

火山引擎副总裁张鑫认为，hbm、观察偏差、先进封装和3d-ic正在成为延续系统性能增长的重要路径。只有跨过这三道门槛，hbm、中国及东南亚区总经理汪晓煜在开场致辞中表示，他给出的一个对比颇具代表性：大模型在代码生成环节可以达到十倍以上速度，结果审核与最终签核。实现、行业知识和长期积累的工程数据深度绑定。版图迁移、ai for ic、但3d堆叠并不是把多个裸片机械叠加，先进制程、大会以“design for ai and ai for design”为主线，从架构阶段同时优化计算、互连、既难以覆盖快速增长的设计空间，测试、设计变量从xy扩展到xyz，而是谁能让ai在可信的物理引擎、前者催生更强算力，

8月25日，行业的创新焦点已不再局限于物理制程微缩，“闭环”远比“生成”重要。互连、idc在2026年4月预计，是谁能把模型、最终评出1篇best paper和5篇outstanding paper。

在现场案例中，

从这场大会释放的信息来看，对芯片行业而言，ai带来的变化，

 cadence agentstack及面向芯片到系统不同环节的ai super agent矩阵。而是同时转向系统、

洞察三：eda厂商的玩法正在变。封装与多物理场分析主流程；eda的竞争边界正由芯片级工具扩展至系统级工程平台。另一端则体现在芯片研发流程本身。level 4进入智能体工作流，云端部署必须解决安全与知识产权问题；第三是多工具长流程需要可观测、也把设计复杂度推到新高度

ai基础设施正在重置半导体产业的规模基线。cadencelive china 2026中国用户大会在上海前滩香格里拉酒店举行。但在火山引擎内部，反馈明确的任务中成熟。ai芯片架构不断走向异构化，